Para los alumnos de Electrónica Digital que quieran mejorar su calificación, aquí les dejo la descripción detallada del proyecto final que deberán elaborar para tal propósito. Para escribir el código (VHDL) y generar los archivos para la síntesis y simulación, pueden descargar la herramienta ispLEVER Classic (la versión 1.7 Base Module). Con esa misma herramienta generan el archivo para la síntesis (programación) del sPLD, el archivo con extensión JED generado por esta herramienta podrá cargarse en el sPLD y posteriormente ser simulado su funcionamiento.

Además de la bibliografía existente de VHDL, les comparto las notas de VHDL  que analizamos durante las sesiones de clase.

Para cualquier pregunta, no duden en plantearla por los medios de contacto.

Responder

Por favor, inicia sesión con uno de estos métodos para publicar tu comentario:

Logo de WordPress.com

Estás comentando usando tu cuenta de WordPress.com. Cerrar sesión /  Cambiar )

Google+ photo

Estás comentando usando tu cuenta de Google+. Cerrar sesión /  Cambiar )

Imagen de Twitter

Estás comentando usando tu cuenta de Twitter. Cerrar sesión /  Cambiar )

Foto de Facebook

Estás comentando usando tu cuenta de Facebook. Cerrar sesión /  Cambiar )

Conectando a %s